TY  - JOUR

T1  - Power-delay-area efficient modulo 2(n)+1 adder architecture for RNS

JO  - ELECTRON LETT

PY  - 2005/03/03

AU  - Patel RA

AU  - Benaissa M

AU  - Boussakta S

AU  - Powell N

ED  - 

DO  - DOI: 10.1049/el:20056837

VL  - 41

IS  - 5

SP  - 231

EP  - 232

Y2  - 2024/12/25

ER  -